エナジーハーベスティングIoT機器の普及を促進する高効率な1ステージ化RISC-Vプロセッサの開発

1ステージ化FPGAのCPU回路効率改善により、従来の検証結果の2倍の動作周波数を達成しました。

ウーノラボ

2021/4/30 13:15

2012年4月30日

株式会社ウーノラボ(東京都渋谷区 代表取締役 福島眞粧美)は、RISC-V(RV32IM)を適用した非パイプライン構造の1ステージ化プロセッサの開発を行なっております。

この度、1ステージ化FPGAのCPU回路効率改善により、従来の検証結果の2倍の動作周波数を達成しました。(表2)

さらに、フリップフロップで構成されたレジスタをBRAMに置き換えることで、ロジック・エレメントの使用率が大幅に減少しました。(*2)の課題を解決 ⇒(表2)

 

当該プロセッサは、特許技術(*1)により下図のように IFステージを削除し、1命令サイクルを1ステージ化して1クロックで処理することを特長とするものです。

 

 

【アーキテクチャの比較イメージ図】

 

 

IF(命令の読み出し) ID(命令の解読とレジスタの読み出し) EX(命令の実行・アドレスの計算) 

MA(メモリの読み出し・書き込み) WB(レジスタへ実行結果の書き込み)

 

 

【Dhrystoneテスト結果】

(表1) CPU回路効率改善前 <Xilinx Artix®-7 XC7A100T-1CSG324Cで検証>

 

1ステージ

非パイプライン

PMEM 16KB

DMEM 16KB

3ステージ

非パイプライン

PMEM 16KB

DMEM 16KB

3ステージ

パイプライン

PMEM 16KB

DMEM 16KB

Frequency 25MHz 25MHz 25MHz
DMIPS 33.9 11.9 22.4

※Digilent®Arty A7-100T使用(Operating frequency: 100MHz)

 

 

(表2)CPU回路効率改善後 <Xilinx Artix®-7 XC7A100T-1CSG324Cで検証>

 

1ステージ

非パイプライン

PMEM 32KB

DMEM 32KB

1ステージ

非パイプライン

PMEM 64KB

DMEM 32KB

1ステージ

非パイプライン

PMEM 128KB

DMEM 32KB

Frequency 50MHz 50MHz 40MHz
DMIPS 70.43 70.43 56.34
DMIPS/MHz 1.408 1.408 1.408

※Digilent®Arty A7-100T使用(Operating frequency: 100MHz)

※FFで構成されたメモリをBRAMに置き換えた

 

 1ステージ化アーキテクチャは、分岐や割り込み処理が完了すると次のクロックで元のプログラムに復帰するため、パイプライン・アーキテクチャのような読み込み済みのプログラムの破棄や再読み込みによる遅延は発生せず、低消費電力で高効率な動作が可能です。(*2)

さらに、回路規模が小さく並列処理にも適しており、IoT機器への組込みのみならず、画像処理を要する自動運転車やAIのエッジコンピューティングとしても効力を発揮します。

 

 

1.特許ライセンス提供とFPGAのIPコア販売について

 

当社は、保有する特許技術(*1)をもとに1ステージ化アーキテクチャの優位性を実証しました。

この度、当該特許技術のライセンス供与および当該特許技術を適用した1ステージ化FPGAのIPコア販売を開始します。

 

 

2. ASICへの実装と完全非同期化

 

1ステージ化ア-キテクチャは、既存のノイマン型コンピュータ・アーキテクチャに普遍的に応用でき、他の革新的な技術との相乗効果も望めることから、コンピューティング社会の発展に寄与するものと思われます。

 

今後はさらなる性能向上を目的として、クロック同期式および非同期式ASICへの実装を計画しておりますが、1ステージ化アーキテクチャを適用して非同期式ASICを設計する大きな利点は、従来の非同期式回路設計が不要で、同期式開発ツールの使用が可能ということです。

 

これらのASICは、LPWAを利用したセンサノードをはじめとするエナジーハーベスティングIoT機器への組込みに加えて、小型、軽量、低発熱、安定動作が求められる車載デバイス、航空宇宙デバイス、5G端末、AIなど幅広い分野への応用が期待できます。

また、非同期式では輻射ノイズが低減することからサイドチャネルアタックの抑制にもつながり、安心・安全なIoT社会の実現に貢献します。

 

 

*1   特許第4862100号 「中央演算処理装置及びマイクロコンピュータ」

     USA     PATENT NUMBER   US 8,516,225 B2

     TAIWAN   PATENT NUMBER Ⅰ-389027

     KOREA   PATENT NUMBER 10-1178293

 

*2 【A Single-Stage RISC-V Processor to Mitigate the Von Neumann Bottleneck】

    Published in 2019 IEEE 62nd International Midwest Symposium on Circuits and Systems (MWSCAS2019)

 

             

                                           

 

 

■ 本件に関するお問い合わせ先

株式会社ウーノラボ(UNO aboratories, Ltd.)概要

所 在 地 :東京都渋谷区千駄ヶ谷3丁目3番23-303号

創   業 :2017年5月29日

資 本 金 :1500万円

代 表 者 :代表取締役 福島 眞粧美

事業内容:FPGA、同期式/非同期式プロセッサの研究開発およびライセンシング

     AI学習システムの開発およびライセンシング

U R L     :https://www.unolabo.co.jp

ホームページのメッセージ記入欄からご連絡をお願いいたします

 

以上

 

 

 

 

 

 

 

本プレスリリースは発表元が入力した原稿をそのまま掲載しております。また、プレスリリースへのお問い合わせは発表元に直接お願いいたします。

プレスリリース添付画像

このプレスリリースには、報道機関向けの情報があります。

プレス会員登録を行うと、広報担当者の連絡先や、イベント・記者会見の情報など、報道機関だけに公開する情報が閲覧できるようになります。

プレスリリース受信に関するご案内

このプレスリリースを配信した企業・団体

  • ※購読している企業の確認や削除はWebプッシュ通知設定画面で行なってください
  • SNSでも最新のプレスリリース情報をいち早く配信中